TSMC ще внесе 3D подредени вафли в сложни силиконови дизайни, като графични процесори



TSMC is close to adapt 3D stacked silicon wafers to complex silicon designs, such as graphics processors, using its new proprietary Wafer-on-Wafer (WoW) Advanced Packaging technology, which will be introduced with its 7 nm+ and 5 nm nodes. 3D stacked silicon fabrication is currently only implemented on 'less complex' silicon designs, such as NAND flash, which don't run anywhere near as hot as complex designs ASIC designs, such as GPUs or CPUs. In its current form, TSMC achieved 2-layer stacks, in which two silicon layers that are 'mirror images' of each other (for perfect alignment), sandwich bonding layers, through which pins for the upper layer pass through.

Свързването на двата слоя е там, където по-голямата част от нововъведенията и „тайните сосове“ на TSMC лежат. За 3D NAND светкавица, множество краища на мазнини се свързват през техните краища. Не ви трябват толкова много пинове, за да говорите с NAND светкавица, както например GPU умре. За сложни матрици дизайнерите трябва да прекарат хиляди пина през „долния слой“, свързващия субстрат и в крайна сметка до „горния слой“. Долният слой оттук е избит от двата края, като едната страна се свързва с опаковъчния субстрат за двете щанци, а горната страна служи като нещо като субстрат за горната матрица. Тази иновация е това, което TSMC нарича „thru-silicon-vias“ или TSV. WoW (вафла върху вафла) се различава от пакета на пакета или от PoP (начина, по който пакетите SoCs и DRAM се свързват вътре в мобилните телефони), при които два пълни пакета се свързват или концентрично върху печатни платки, или с щифтове отгоре SoC пакет взаимодейства с пакета DRAM. Пакетът DRAM се нуждае от по-малко пинове от SoC, така че е по-удобно да имате това отгоре. WoW щанд се намира вътре в един пакет и предлага удвояване на площта на матрицата на плоска еднослойна матрица. Свързващите слоеве, другото ключово нововъведение на TSMC, не само помагат за свързването на двата пакета, но и помага за топлопроводимост. Между двете умирания има разделение на труда. Долният слой трябва да понася окабеляването на двете матрици, докато горният слой трябва да разсейва топлината от двете матрици. В това отношение горният слой получава някаква помощ от факта, че има празни области (където долният слой обикновено има неравности към субстрата на пакета).
Source: Cadence Blog